IT之家 5 月 25 日消息，在今天的國際電路與系統(tǒng)研討會（ISCAS 2026）上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波透露，2020 年后，與合作伙伴一起，華為付出了巨大努力使手機芯片重回市場。
她提到，去年推出麒麟 9030 Pro 后，華為手機芯片進(jìn)入性能“飽和區(qū)”。為此，華為基于以“時間縮微”替代“幾何縮微”的新定律，找到了新的路徑，使手機芯片性能實現(xiàn)階躍式提升。
據(jù)介紹，“麒麟 2026”手機芯片基于全新的自由邏輯設(shè)計理念，由單層擴展至了雙層，并實現(xiàn)晶體管密度等指標(biāo)的大幅提升。何庭波表示，華為取得了一系列僅靠先進(jìn)制程工藝難以取得的進(jìn)步。
值得一提的是，諸如此類的大量創(chuàng)新，會逐步落地到 2027 年及之后的量產(chǎn)芯片中。
據(jù)IT之家今日早些時候報道，根據(jù)華為官方介紹，韜 (τ) 定律提出以“時間 (τ) 縮微”替代“幾何縮微”作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則 —— 通過邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號傳播時延，不斷提升晶體管密度，從而實現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。
華為還創(chuàng)新性地提出了“邏輯折疊 (LogicFolding)”等核心技術(shù)，構(gòu)建了貫穿器件、電路、芯片到系統(tǒng)層面的多層級協(xié)同優(yōu)化體系。該體系以系統(tǒng)性降低時間常數(shù) τ 為目標(biāo)，旨在驅(qū)動各層級性能、能效、晶體管密度的持續(xù)提升：
器件層面：通過優(yōu)化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數(shù) τ；
電路層面：通過邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界，顯著縮短關(guān)鍵路徑的走線長度并有效降低信號傳播的電阻和電容負(fù)載，實現(xiàn)晶體管密度和電路性能大幅提升；
芯片層面：通過“軟件、架構(gòu)、芯片”的全棧軟硬芯協(xié)同設(shè)計，基于實際工作負(fù)載實現(xiàn)指令流和數(shù)據(jù)流的細(xì)粒度控制，提高系統(tǒng)級并行度和效率，大幅降低端到端執(zhí)行時間；
系統(tǒng)層面：定義靈衢總線，重構(gòu)計算系統(tǒng)互聯(lián)協(xié)議，實現(xiàn)超節(jié)點的統(tǒng)一內(nèi)存編址和原生內(nèi)存語義，大幅降低系統(tǒng)通信時延。
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