IT之家 7 月 11 日消息，科技媒體 Tom's Hardware 昨日（7 月 10 日）發(fā)布博文，報(bào)道稱 SK 海力士攜手 TetraMem、南加州大學(xué)，為提升邊緣 AI 設(shè)備神經(jīng)網(wǎng)絡(luò)推理能效，聯(lián)合開發(fā)憶阻器（memristor）存內(nèi)計(jì)算 SoC。

IT之家注：憶阻器是一種電阻狀態(tài)可按歷史電流或電壓變化而改變并保留的非易失性器件，可同時(shí)承擔(dān)存儲(chǔ)與計(jì)算相關(guān)功能。在 AI 芯片中，憶阻器常用于構(gòu)成交叉陣列，以直接存放神經(jīng)網(wǎng)絡(luò)權(quán)重，適用于低功耗推理、邊緣計(jì)算與新型存算一體架構(gòu)研究。

存內(nèi)計(jì)算指把部分計(jì)算直接放在存儲(chǔ)陣列內(nèi)部完成，而非在處理器與存儲(chǔ)器之間反復(fù)搬運(yùn)數(shù)據(jù)。該方式可顯著降低數(shù)據(jù)移動(dòng)帶來的延遲與功耗，常見于神經(jīng)網(wǎng)絡(luò)矩陣乘法、卷積推理、邊緣 AI 加速器，以及對(duì)能效要求較高的嵌入式場(chǎng)景。

本次三方聯(lián)合研發(fā)的 SoC 面向輕量模型，采用嵌入式 RISC-V 處理器調(diào)度任務(wù)，集成 10 個(gè)神經(jīng)處理單元（NPU），理論最佳情況下總算力約 2.54 TOPS。

其中 1 個(gè) NPU 專門用于深度卷積，另外 9 個(gè)執(zhí)行逐點(diǎn)卷積與稠密運(yùn)算。專用深度卷積 NPU 采用 8 個(gè) 252 × 28 鋸齒形交叉陣列模塊，保留 DAC 與 ADC 設(shè)計(jì)。

9 個(gè)標(biāo)準(zhǔn) NPU 各配備 1 組 256 × 256 憶阻器交叉陣列、256 個(gè) 8 位 DAC、256 個(gè) 8 位 ADC 及配套控制電路。

單個(gè)憶阻器器件的有效編程精度僅略高于 2 位，因此設(shè)計(jì)采用雙子陣列補(bǔ)償技術(shù)，將有效權(quán)重精度提升至約 4 位。實(shí)測(cè)端到端推理準(zhǔn)確率為 80.36%，與對(duì)應(yīng) 4 位軟件模型一致。

性能方面，單個(gè) NPU 峰值吞吐為 0.254 TOPS，在 100 MHz 下能效為 21.3 TOPS/W，在 400 MHz 下為 11.9 TOPS/W。

廣告聲明：文內(nèi)含有的對(duì)外跳轉(zhuǎn)鏈接（包括不限于超鏈接、二維碼、口令等形式），用于傳遞更多信息，節(jié)省甄選時(shí)間，結(jié)果僅供參考，IT之家所有文章均包含本聲明。